Escrito por Brant Santana. Brantsantana1@gmail.com
La investigación de la Universidad de Hong Kong sobre memristores y memoria asociativa ha logrado un avance histórico. El equipo desarrolló un chip que rompe el límite de capacidad que arrastraban estos sistemas durante décadas.
El estudio fue liderado por Can Li, profesor asociado del Departamento de Ingeniería Eléctrica y Electrónica. Se realizó en colaboración con HP Labs. Los resultados se publicaron en la revista Nature Communications.
¿Qué es la memoria asociativa?
La memoria asociativa es una capacidad central del cerebro. Ver una parte de un rostro basta para reconocer a la persona completa. Escuchar unos acordes permite recordar una canción entera.
Su funcionamiento es muy distinto al de la memoria tradicional de las computadoras. Esta última necesita una dirección exacta para leer un dato. La memoria asociativa recupera información por su contenido. Es la base cognitiva de la reconstrucción de patrones, la corrección de errores y el reconocimiento.
El problema del límite de capacidad
Durante años, la capacidad de los sistemas de memoria asociativa estuvo limitada por el tamaño de la red. Cuantos más patrones se almacenaban, más fácil era confundirlos. Para guardar más información, había que construir una red más grande.
El enfoque tradicional intentaba eliminar los defectos del hardware. El equipo de Hong Kong cambió de estrategia. En lugar de luchar contra las imperfecciones, enseñó al algoritmo a medirlas y compensarlas.
Can Li lo explica así: “El hardware real nunca es perfecto. En vez de combatir esos defectos, enseñamos al sistema a abrazarlos. Con el codiseño de algoritmo y hardware, podemos almacenar más recuerdos y mantener la fiabilidad cuando un dispositivo falla. Eso es lo que hace falta para llevar la computación neuromórfica al mundo real”.
Resultados: más capacidad, menos energía
Los resultados del experimento son contundentes. El sistema procesa datos binarios y continuos al mismo tiempo. Usa un 95% menos de dispositivos que las soluciones convencionales.
La capacidad de almacenamiento del chip duplica la del mejor diseño anterior. Además, en datos estructurados reales, la capacidad crece más rápido que el tamaño de la red. Esa expansión “superlineal” es imposible en los diseños de una sola capa.
La velocidad también mejora de forma drástica. El chip actualiza toda la red de una sola vez. Aprovecha el paralelismo natural de la matriz de memristores. El tiempo de recuperación se reduce hasta un 99,7% y la eficiencia energética mejora 8,8 veces.
Estos datos no provienen solo de simulaciones. El equipo los verificó en un chip integrado completo, construido sobre una matriz de memristores de 64×64.
Implicaciones para la IA en el borde
Este avance abre el camino hacia hardware de IA “centrado en la memoria”. Es especialmente adecuado para dispositivos inteligentes en el borde. Hablamos de sensores y dispositivos vestibles, entre otros.
Estos equipos deben operar con presupuestos de energía muy estrictos. Además, funcionan lejos de los centros de datos. Un hardware neuromórfico de bajo consumo y alta fiabilidad podría permitirles tareas más complejas sin depender de la nube.
